什么是CDM？影响CDM测试有哪些因素？
发布时间：2022-08-22 09:43:58
不同因素对CDM测试的影响
随着集成电路国产化替代的兴起，企业对IC的特性要求也越来越高。电路的防护尤为重要，静电放电对IC的损伤不可忽视。因此针对集成电路进行CDM测试必不可少。
那么什么是CDM？哪些因素影响CDM测试呢？
什么是CDM？
CDM(Charged Device Model)是指放电模式中IC因为磨擦输送带或其它因素而经过一个电场时在IC内部累积了静电，但在静电累积的过程中IC并未被损伤。该带有静电的IC在制造和装配过程中，当其管脚碰触到地面时，IC内部的静电便会经由样品的管脚自IC内部流出来，而造成了放电的现象。
不同于HBM（Human-Body Model）和MM（Machine Model），它是由内到外的放电现象，CDM 模型的放电电流上升时间极短，电流峰值也更高。
图1 带电的IC脚接触到地面而形成放电
图2 IC脚朝上，但经由接地的金属工具而放电
图3 HBM、MM和CDM波形对比
哪些因素对CDM测试有影响呢？
1、湿度对于测试结果的影响
在日常测试中我们发现，湿度对于测试结果起到了决定性的因素，目前大多数CDM测试我们都参考JS002的标准，标准中要求测试腔体的湿度不应超过30% RH。我们分别实验了在腔体58％RH和5％RH两个湿度条件下各抓取20次放电波形来做了对比，发现湿度在58％RH的测试条件下放电波形的重复性较差且放电的峰值电流也相应降低，湿度在5％的测试条件下抓取的放电波形重复性较好，同等电压下峰值电流也更高；我们增加了35％RH和10％RH这两个不同湿度的峰值电流对比，在10％RH的条件下峰值电流也更高。
图4 JS-002 +500V(20 Pulses) at 58%RH
图5 JS-002 +500V(20 Pulses) at 5%RH
影响CDM测试结果的原因，湿度只是其中的一个方面，还有测试标准、接触电阻、充电时间(针对大电容IC更敏感)、芯片放置角度等几个方面。
2、测试标准
CDM测试标准没有统一之前，测试标准较多，如JESD22-C101、AEC Q100-011，ANSI/ESD S5.3.1-2009等。不同的测试标准对于放电波形的要求不同，主要差异包括：场板电介质厚度，波形验证参数，用于验证系统的验证模块，示波器带宽等，导致测试结果无法对齐。为解决这一问题，目前行业标准已经统一硬件规则，现在测试CDM的放电波形行业多数参考JS-002标准。
3、接触电阻
由于样品放置时间长，引脚表面会形成氧化、沾污，此外Pogo Pin 因静电吸附等沾染毛絮、灰尘颗粒都会影响接触放电。如条件允许，建议使用前对样品及Test Fixture进行清洁(一般是异丙醇)后测试，但是，这又会涉及到不同有机溶剂对样品材料的腐蚀与置换溶解问题，需要小心处理。
4、充电时间
CDM现行有效标准均为Field-Induced-Charge模式，类似一个电容器的充电(测试机就是充电的电源，测试芯片就是这颗电容器)，需要让被测芯片达到预定的电压值，根据芯片等效电容的不同，需要一定的时间，此时间会影响样品是否能达成完全充电。实验室需要定期依据不同芯片的等效电容，选定合适的时间，以便达到“完全”Charge的目标，否则会影响测试结果。
图6 出自标准ANSI/ESDA/JEDEC JS-002-2018
5、样品放置角度
样品放置角度问题决定了被测芯片的测试电场中的等效电容。一般来说，被测芯片以“Dead Bug”的方式来放置，其目的是为了标准封装定义的测试方式方法，提升测试的可重复性。随着集成电路大规模发展，各种“异性”封装的大量出现，这使得测试实验室面临新的挑战，如何得到更加符合实际“Mission Profile”的测试方法？这个需要工程师做大量试验来选择合适方法。另外，如车规级MCM出现，对于Board Level CDM也面临重大挑战。
图7 IC在各种角度下的等效杂散电容值（出自台湾工研院柯明道博士）
广电计量在ESD技术领域有哪些优势？
广电计量可满足JESD、AEC-Q，ANSI/ESD、MIL等标准的测试要求，拥有业界领先的专家团队及先进的失效分析设备，为IC企业提供ESD测试方案，同时，还可为客户提供芯片的MA、RA、FA等检测分析服务。